Parte 9 Flashcards
Cuando se indica el final de la transferencia de múltiples Data blocks?
Se coloca un EDS token (End of Data stream) siempre ocupará los últimos 4 símbolos del bloque de datos.
De qué se compone un bloque de datos (Data Block)?
Comprime TLPs, DLLP y Tokens que entregan información.
A que se le llama Token?
Es una estructura de datos que va dentro del bloque de datos (data block), cada Token tiene un patrón que permite al receptor identificarlo con facilidad. Algunos se envían al comienzo y otros al final del bloque.
Cuales son los tres Tokens de los 5 disponibles que van al comienzo del bloque?
Start TLP (STP) seguido por el TLP
Start DLLP (SDP) seguido por el DLLP
Logical Idle (IDLA) se envía cuando no hay paquetes para transmitir.
Cuales son los dos Tokens de los 5 disponibles que se envían al final del bloque?
End of Data Stream (EDS) End Bad (EDB) - reporta un paquete nulificado.
Que se informa al enviar un EDS?
Indica que el siguiente es al menos Un Ordered set y si este es distinto de SOS termina la transmisión de Data blocks.
Porque al enviar un EDS no termina la transmisión si el Ordered set que ve es un SOS (SKP)?
Si tras enviar un EDS el siguiente ordered set es un SOS asume que lo siguiente será otro bloque de datos (Data block).
Según la spec cuál es el tiempo requerido para que ambos puertos del link entren a Recovery state?
Se recomienda que sea menor a 1 us
Qué reglas debe observar el transmisor cuando hay Flujo de datos (Data stream)?
Las reglas que aplican al enviar un TLP, un DLLP un SOS, un Token IDL y ver si el link es multi lane.
Qué requerimientos se deben cumplir al enviar un TLP ?
El token de STP va al inicio seguido del contenido del TLP.
Si el TLP es nulificado se debe agregar el EDB token después del último dword del TLP.
Un token STP no debe enviarse más de una vez en un mismo symbol time.
Qué requerimientos se deben cumplir en enviar un DLLP?
El SDP token va al inicio seguido del contenido del DLLP.
Un SDP no debe enviarse más de una vez en un mismo symbol time.
Qué requerimientos se deben cumplir al enviar un SOS?
Se envía un EDS en el último dword del bloque de datos.
En seguida se envía un SOS
Inmediatamente después del SOS se envía otro data block.
Si hay múltiples SOS, no se envían uno tras otro si no que por cada SOS le sigue un data block que termine con EDS.
Requerimientos para enviar un Token IDL?
Se envían simultáneamente en todos los Lanes del link en los momentos del tiempo que nos estén enviando TLPs, DLLPs u otros Token ordered sets.
Que requerimientos de framing debe cumplir el receptor cuando recibe un STP?
Los receptores revisan el CRC y el campo de parity, si no coinciden se señala un framing error.
El primer símbolo seguido del último dword del TLP es el siguiente token y el receptor debe ver si es el inicio de un EDB indicando que el TLP ha sido nulificado.
Revisa si en un mismo symbol time hay más de un STP token lo que sería un framing error.
Que requerimientos de framing debe cumplir al recibir un EDB?
Un receptor debe avisar inmediatamente a la capa del link cuando detecta el primer EDB o después de qué se han recibido el resto de bytes.
Si se detecta un token distinto, es un framing error.
El momento correcto único para recibir EDBs es justo después del TLP.
El símbolo siguiente de un EDB será el primer símbolo del siguiente token a procesar.
Requerimientos de framing deben cumplir al recibir un EDS que va en el último dword del Data block?
Los receptores deben detener el flujo de datos.
Sólo serán aceptados los SKP ordered sets SOS, EIOS, EIEOS.
Si se recibe un SKP después de un EDS, el receptor resume la transmisión de datos con el primer símbolo de data block que sigue.
Que requerimientos se deben cumplir al recibir un SDP token?
El símbolo inmediato después del DLLP será el próximo token a ser procesado.
Revisa que en un mismo symbol time no haya más de un SDP.
Qué requerimientos deben cumplirse en recibir un IDL token?
Es el único token que puede esperarse en un mismo symbol time donde hay IDLs sería otro IDL o un EDS.
Que se considera framing error por los receptores al procesar data stream?
Que el ordered set este inmediatamente después de un EDS.
Un bloque con un header sync incorrecto (sea 11b o 00b).
Un ordered set block en cualquier lane sin haber recibido previamente un EDS token.
Un data block inmediatamente después de un EDS.
Que debe hacer el receptor cuando detecta framing errors ?
Reportar Receiver errors (si AER registers están disponibles).
Deja de procesar el flujo de datos (data stream) hasta ver un token EDS ordered set.
Inicia el proceso para error Recovery
Que incluye el proceso de error recovery ?
Si el link está en L0 state, debe entrar a recovery state, la spec dice que el tiempo de la transición del recovery state esperado es menor a 1us.
Que campos integran al AER register correctable error?
Header log overflow status Corrected internal error status Replay timer timeout status Bad DLLP status Bad TLP status Receiver Error status
Qué es lo que hace el multiplexor de un device Gen3?
Ingresa los SDP o STP tokens que vienen de la capa de enlace.
Por que Gen3 no se necesita un END frame para especificar el tamaño del paquete ?
Por qué los límites del TLP en Gen3 Se definen en el conteo de dwords del campo de longitud (length) del STP token que va al inicio del TLP.
Que es el Sync Header?
Es un campo de 2-bit agregado por el multiplexor al comienzo, se replica en todos los lane de un link multi-lane por la lógica de Byte stripping.
Que es byte stripping ?
Según su lógica es esparcir los bytes en todos los lanes disponibles del link.
De que longitud son los Ordered sets en Gen3?
De 16 bytes (128 bits) de longitud
Como sería nulificar un paquete por ejemplo en un link x8?
Nulificar un paquete que Está atravesando un switch esto para reducir latencia y se le llama Cut-through Operation. Para que se nulifique el TLP debe terminar con EDB y para que no haya confusiones el LCRC de 32-bit se invierte.
En qué consiste el enfoque de emplear un único LFSR en el Scrambler?
Consiste en utilizar un solo LFSR para todos los Lane y generar las entradas uniendo puntos (Tap points) con una XOR en los Lane.
Ej. Lane 0 = Lane 7 XOR Lane 1
Aspectos a considerar para implementar cierto enfoque de múltiples o un solo LFSR ?
- El enfoque de un LFSR utiliza menos compuertas que el multi LFSR.
- Pero incrementa la latencia el proceso de las XOR.
- Se debe evaluar el costo / beneficio.
Cuando se inicializa el Scrambler ?
El scrambler Se está reinicializando periódicamente cuando ve ya sean EIOS o FTSOS.
Que elementos incrementan o avanzan el valor del scrambling (LFSR)?
Todos los data blocks
Como es la lógica del CDR (clocking data recovery)?
El reloj recuperado se divide entre 8.125 por que ahora el rate es de 8.0 GT/s el deserializer es de 8 bits mas los dos de sincronía así logra acomodar 16bytes en 130 bit times adecuadamente.
Cuáles son las fases que define la Spec para lograr el block alignment?
Unaligned
Aligned
Locked
Y el caso especial Loopback
En que consiste la fase Unaligned ?
Los receptores entran en esta fase después de unos Electrical Idle Exit que llegan cuando se intenta pasar a 8.0 GT/s y el link está saliendo de Low-power Link status.
En que consiste la fase Aligned en el proceso de Block Aligment?
Sigue observando los EIEOS (00h y FF) y hace los Ajustes que se requieran para mantener la alineación del bloque si detecta el límite, comienza a buscar SDS ordered sets indicando el inicio de flujo de datos y cuando los receptores ven SDS avanzan a la siguiente fase (locked phase).
En que consiste Locked phase en el proceso de Block alignment ?
El receptor ya no intenta alinear el bloque, ahora espera el bloque de datos después de recibir SDS, si en esta fase aún se requiere ajustar la alineación, habrá pérdida de los datos no alineados.
En que consiste Special case Loopback, en el proceso de Block alignment ?
El link está Loopback mode y el Loopback master es capaz de ajustar la alineación del bloque durante Loopback, basado en EIEOS detectado al momento que hizo eco en su regreso durante loopback.Active.
Cuál es la diferencia entre el elastic Buffer de Gen 3 respecto de generaciones anteriores ?
Que los SKP que agrega o quita para compensar el reloj ahora lo hace con 4 símbolos a la vez.
En que states es donde puede efectuarse el De-skewing ?
En L0s, recovery y la configuración de LTSSM.
En el bloque eléctrico de la capa física que comprende EDS ( Electro-static discharge) Standards?
Son los estándares JDEC que marcan los niveles de EDS que deben tolerar las señales y power pins de los dispositivos PCIE.
Cuáles son los requerimientos del reloj?
En los tres data rates en Tx y Rx Los relojes deben ser exactos estando dentro de +/- 300ppm de la frecuencia central, el peor escenario donde ambos estén alejados 300ppm en direcciones opuestas teniendo así 600ppm de separación y se traduce en ganancia o pérdida de 1 clock cada 1666 clocks.
Que es el Spread Spectrum Clocking (SSC)?
Es una técnica opcional que modula la frecuencia del reloj dentro de un rango de frecuencias el cual esparce la señales EMI y así evitar la concentración de estas señales de interferencia en un solo punto de la frecuencia central. También ayuda al dispositivo que la energía que emite cumpla con los estándares gubernamentales para la emisión.
Por qué la frecuencia de interés se reduce a la mitad del Data Rate?
Debido a que dos flancos de subida forman un ciclo. Así en un data rate de 2.5 GHz la frecuencia de interés sería 1.25 GHz.
Que ocasiona que se genere “Ringing” en la señal?
Cuando en circuito o línea de transmisión son de una terminación pobre.
Como es el reloj de referencia Refclk?
El Refclk fue descrito como 100 MHz que controla una carga diferencial de 100 Ohms (+/- 10 %) y una longitud de 4 pulgadas.
Cuales son las tres opciones de reloj que maneja la arquitectura de 5.0GT/s?
- Common Refclk
- Data clocked Rx architecture
- Separate Refclk
En que consiste el common Refclk de la arquitectura 5.0GT/s?
Que los Partners del link usan la misma señal de Reloj de referencia, lo que presenta algunas ventajas.
Qué ventajas presenta utilizar common Refclk?
El jitter asociado a Refclk es el mismo en Tx y Rx, se puede contar y registrar intrínsecamente.
Utilizar SSC es más sencillo, facilita mantener la desviación de Tx y Rx dentro de 600ppm.
Permanece disponible aún en L0s y L1, así el reloj en el receptor no deriva mucho y el PLL recupera el reloj en menos tiempo al pasar a L0.
En que consiste Data clocked architecture de 5.0GT/s?
El receptor no usa un reloj común de referencia, aquí recupera el reloj del transmisor a partir del data stream. Esta implementación es simple y sigue permitiendo usar SSC.
