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Rechnerarchitektur > Key 2 > Flashcards

Key 2 Flashcards

1
Q

Aufgabe 5a

Gegeben sei das folgende Programm für den Little Man Computer (LMC) sowie ein Auszug der verfügbaren Instruktionen:

1:       INP
2:       STA alp
3:       INP
4:       STA bet
5:  iot  LTA alp
6:       SUB bet
7:       STA alp
8:       BRP iot
9:       // empty line
10:end   OUT
11:      HLT
12:alp   DAT
13:bet   DAT

Welche Ausgabe erzeugt das Diagramm, wenn zunächst eine 16 eingegeben wird und danach eine 4?

  1. -2
  2. -4
  3. -9
  4. 0
  5. -10
  6. -19
  7. 2
  8. 4
  9. 9
  10. 1
  11. 10
  12. 19
A

-4

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2
Q

Aufgabe 6a

Welche Aussagen über CRT/TFT-Monitore sind wahr?

  1. LCD-Bildschirme besitzen einen Polarisationsfilter pro Farbkanal.
  2. Die Zeit, die der Kathodenstrahl von unten rechts nach oben links benötigt wird als vertikale Austastlücke bezeichnet.
  3. Bei Twisted Nematics LCD-Bildschirmen sind die Polarisationsfilter zueinander um 90° verdreht.
  4. Bei LCD-Bildschirmen wird Farbe durch 32 Subpixel realisiert.
  5. Bei CRT-Bildschirmen kommt das Bild dadurch zustande, dass der Kathodenstrahl das Licht auf dem Schirm polarisiert.
A
  1. Die Zeit, die der Kathodenstrahl von unten rechts nach oben links benötigt wird als vertikale Austastlücke bezeichnet.
  2. Bei Twisted Nematics LCD-Bildschirmen sind die Polarisationsfilter zueinander um 90° verdreht.
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3
Q

Aufgabe 6b

Welche Aussagen über Synchronisation bei CRT-Bildschirmen sind wahr?

  1. Bei vertikaler Synchronisation wird der Framebuffer während der Austastlücke verändert.
  2. Auf x86 Systemen kann die CPU vertikale Synchronisation durch den Interrupt 46h auslösen
  3. Durch horizontale Synchronisation können mehr Frames pro Sekunde (FPS) dargestellt werden.
  4. Ohne vertikale Synchronisation können Darstellungsfehler bei Animationen auftreten.
A
  1. Bei vertikaler Synchronisation wird der Framebuffer während der Austastlücke verändert.
  2. Ohne vertikale Synchronisation können Darstellungsfehler bei Animationen auftreten.
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4
Q

Aufgabe 6c

Welche Aussagen über Grafik-Hardware sind wahr?

  1. Die CPU kommuniziert mit der GPU über ein Bus.
  2. In den Video RAM geschriebene ASCII-Zeichen werden direkt auf dem Bildschirm ausgegeben.
  3. Für das Darstellen von 3D-Szenen wird eine GPU zwingend benötigt.
  4. Im Video RAM werden immer pro Pixel 4 Bytes Speicher reserviert.
  5. Eine CPU entlastet die GPU bei Zeichenoperationen.
A
  1. Die CPU kommuniziert mit der GPU über ein Bus.
  2. In den Video RAM geschriebene ASCII-Zeichen werden direkt auf dem Bildschirm ausgegeben.
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5
Q

Aufgabe 6d

Gegeben sei ein Bildschirm mit einer Auflösung von 3840x2160 Pixeln, einer Diagonale von 81 cm, 8 Bit Farbtiefe pro Farbkanal, 3 Farbkanälen und 54 pro Pixeln pro cm (PPCM). Wie groß muss ein Framebuffer sein, um das gesamte Bild speichern zu können?

  1. 3840 * 2160 * 8 * 3 * 8 * 54 * 81 Bytes
  2. (3840 * 2160 * 8 * 3 * 8)/8 Bytes
  3. (3840 * 2160 * 8 * 8 * 8)/8 Bytes
  4. (3840 * 2160 * 8 * 3)/8 Bytes
A

(3840 * 2160 * 8 * 3)/8 Bytes

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6
Q

Aufgabe 7a

Welche Aussagen zur Zeichenkodierung sind wahr?

  1. UTF-8 definiert 256 Zeichen
  2. US-ASCII definiert 128 Zeichen
  3. Jede UTF-8 Kodierung ist auch eine valide US-ASCII Kodierung
  4. Jede US-ASCII Repräsentation ist eine valide UTF-8 Repräsentation
  5. Mit einer 1-Byte Kodierung lassen sich 512 Zeichen repräsentieren.
  6. Bei UTF-16 wird jedes Zeichen mit 16 Bit dargestellt.
  7. Bei UTF-16 wird jedes Zeichen mit 16 Byte dargestellt.
A
  1. US-ASCII definiert 128 Zeichen
  2. Jede US-ASCII Repräsentation ist eine valide UTF-8 Repräsentation
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7
Q

Aufgabe 7b

Welche Aussagen über DMA Controller sind wahr?

  1. Die Datenübertragung wird vom DMA Controller eingeleitet.
  2. Ein DMA Controller kopiert Daten von Geräten in den Arbeitsspeicher.
  3. Der DMA Controller signalisiert der CPU über einen Interrupt die Fertigstellung des Kopierens.
  4. Der Arbeitsspeicher signalisiert dem DMA Controller an welche Adresse die Daten geschrieben werden sollen.
  5. Der DMA Controller kann die CPU-Operationen beschleunigen
  6. Ein Vorteil eines DMA Controllers ist die geringere Anzahl an Arbeitsspeicherzugriffen
A
  1. Ein DMA Controller kopiert Daten von Geräten in den Arbeitsspeicher.
  2. Der DMA Controller signalisiert der CPU über einen Interrupt die Fertigstellung des Kopierens.
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8
Q

Aufgabe 7c

Welche Aussagen über DMA Controller sind wahr?

  1. Während der DMA Controller Daten kopiert, darf die CPU Operationen durchführen.
  2. Der DMA Controller kommuniziert mit der CPU über einen Datenbus.
  3. Ein DMA Controller kann Daten innerhalb des Hauptspeichers kopieren.
  4. Ein DMA Controller kann die Register der CPU nur lesen, sie aber nicht schreiben.
A
  1. Während der DMA Controller Daten kopiert, darf die CPU Operationen durchführen.
  2. Ein DMA Controller kann Daten innerhalb des Hauptspeichers kopieren.
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9
Q

Aufgabe 7d

Welche Aussagen zu Programmable Interrupt Controllern (PIC) sind wahr?

  1. Das Interrupt Request Register gibt an, welche IO-Controller einen Interrupt auslösen möchten.
  2. Die Behandlung von Interrupts kann unterbrochen werden. Wenn ein höher priorisierter Interrupt auslöst, wird dieser sofort nach der Behandlung des aktuellen Interrupts durchgeführt.
  3. Das Interrupt Mask Register wird zum Einschalten von Interrupts genutzt.
  4. Das Interrupt Mask Register gibt an, welche IO-Controller einen Interrupt auslösen möchten.
  5. Das In-Service Register gibt an, welche Interrupts bearbeitet werden oder in der Warteschlange sind.
  6. Das Interrupt Finish Register gibt an, welche IO-Controller bereits abgearbeitet wurden.
A
  1. Das Interrupt Request Register gibt an, welche IO-Controller einen Interrupt auslösen möchten.
  2. Das In-Service Register gibt an, welche Interrupts bearbeitet werden oder in der Warteschlange sind.
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10
Q

Aufgabe 1b

Welche Aussagen über die Mic-1 Mikroarchitekur sind wahr?

  1. Operationen mit zwei Operanden müssen das H-Register nutzen.
  2. Das MAR-Register gibt Adressen nur als Vielfache von 16 Bit an.
  3. Nach dem Schreiben einer Adresse in das MAR Register steht der damit adressierte Wert im nächsten Takt im MDR zur Verfügung.
  4. Die Maschine springt nach jedem Befehl.
A
  1. Operationen mit zwei Operanden müssen das H-Register nutzen.
  2. Die Maschine springt nach jedem Befehl.
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11
Q

Aufgabe 1c

Das Ergebnis von H - SP + 2 soll in H gespeichert werden. Geben sie die einzelnen Mic-Befehle an, die zu diesem Ergebnis führen.

A
  • SP -> TOS (Speicher in Stack-Register laden)
  • H - TOS -> TEMP (Subtraktion)
  • TEMP + 2 -> H (Addition und Speicherung in H)
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12
Q

Aufgabe 1a

Oben ist eine Mic-1 Mikroarchitektur abgebildet. Welche Aussagen über diese sind wahr?

  1. LV=SP=H+MDR ist ein gültiger Befehl
  2. Die einzelnen Bytes der Register sind direkt adressierbar
  3. Mit einem bedingten Sprung kann zwischen zwei beliebigen Sprungzielen unterschieden werden.
  4. Ergebnisse von Operationen können in mehrere Register gleichzeitig gespeichert werden.
A
  1. LV=SP=H+MDR ist ein gültiger Befehl
  2. Ergebnisse von Operationen können in mehrere Register gleichzeitig gespeichert werden.
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13
Q

Aufgabe 1d

Durch welche ALU-Belegung wird der Befehl H = 2 * (H + MAR + 1) umgesetzt?

  1. F0 = 1, F1 = 1, ENA = 1, ENB = 1, INVA = 0, INC = 1, Arithmetischer Linksshift.
  2. F0 = 1, F1 = 1, ENA = 1, ENB = 1, INVA = 0, INC = 1, Arithmetischer Rechtsshift.
  3. F0 = 1, F1 = 0, ENA = 1, ENB = 1, INVA = 0, INC = 1, Arithmetischer Linksshift.
  4. F0 = 1, F1 = 0, ENA = 1, ENB = 1, INVA = 0, INC = 1, Arithmetischer Rechtsshift.
  5. F0 = 0, F1 = 1, ENA = 1, ENB = 1, INVA = 0, INC = 1, Arithmetischer Linksshift.
  6. F0 = 0, F1 = 1, ENA = 1, ENB = 1, INVA = 0, INC = 1, Arithmetischer Rechtsshift.
  7. Der Befehl kann mit der Mic-1 nicht in einem Zyklus umgesetzt werden.
A

F0 = 1, F1 = 1, ENA = 1, ENB = 1, INVA = 0, INC = 1, Arithmetischer Linksshift.

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14
Q

Aufgabe 2a

Die in der Vorlesung vorgestellte 5-stufige Pipeline wird mit 6 Instruktionen gefüllt, welche untereinander keine Abhängigkeiten haben. Welche Aussagen sind wahr? Die Instruktionen müssen nicht warten und es gibt keine Sprünge.

  1. Die vierte Instruktion wird im ersten Zyklus abgeschlossen.
  2. Die vierte Instruktion wird im siebten Zyklus abgeschlossen.
  3. Die vierte Instruktion wird im achten Zyklus abgeschlossen.
  4. Die vierte Instruktion wird im fünfzehnten Zyklus abgeschlossen.
  5. Insgesamt dauert die Abarbeitung aller Instruktionen 1 Zyklus.
  6. Insgesamt dauert die Abarbeitung aller Instruktionen 6 Zyklen.
  7. Insgesamt dauert die Abarbeitung aller Instruktionen 10 Zyklen.
  8. Insgesamt dauert die Abarbeitung aller Instruktionen 30 Zyklen.
A
  1. Die vierte Instruktion wird im achten Zyklus abgeschlossen.
  2. Insgesamt dauert die Abarbeitung aller Instruktionen 10 Zyklen.
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15
Q

Aufgabe 2b

Welche Aussagen sind nach dem Mooreschen Gesetz bei fester Chipgröße wahr?

  1. Die Fläche pro Tranistor halbiert sich etwa alle zwei Jahre.
  2. Die Zahl der Transistoren pro Chip steigt ungefährt alle 90 Monate um 400 Millionen.
  3. Der Energiebedarf neuer Prozessoren halbiert sich etwa alle zwei Jahre.
  4. Die Anzahl der Transistoren pro Chip vervierfacht sich etwa alle vier Jahre.
A
  1. Die Fläche pro Tranistor halbiert sich etwa alle zwei Jahre.
  2. Die Anzahl der Transistoren pro Chip vervierfacht sich etwa alle vier Jahre.
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16
Q

Aufgabe 2c

Prozessor 1 in Abbildung 2 wird angepasst, indem eine zweite Ausführungseinheit hinzugefügt wird (Prozessor 2). Bis auf EX benötigen alle Stufen einen Zyklus. EX benötigt zwei Zyklen.
Wie unterscheiden sich die Prozessoren, wenn die Pipelines optimal befüllt und niemals geleert werden?

  1. Der erwartete Durchsatz von Prozessor 2 ist bis zu 33% höher.
  2. Der erwartete Durchsatz von Prozessor 2 ist bis zu 50% höher.
  3. Der erwartete Durchsatz von Prozessor 2 ist bis zu 100% höher.
  4. Der erwartete Durchsatz beider Prozessoren ist gleich.
A

Der erwartete Durchsatz von Prozessor 2 ist bis zu 100% höher.

17
Q

Aufgabe 2d

Welche Aussagen sind wahr?

  1. Mehr Pipeline-Stufen in einem Prozessor führen immer zu einem höheren Durchsatz.
  2. Bedingte Sprünge können die Effizienz einer Pipeline beeinträchtigen.
  3. Computer der ersten Generation konnten nur seriell arbeiten
  4. Befehle für eine CISC Architektur können nicht mit einer Mikroarchitektur interpretiert werden.
A
  1. Falsch
  2. Wahr
  3. Wahr
  4. Falsch
18
Q

Aufgabe 2e

Welche der Aussagen über RISC/CISC-Architekturen sind wahr?

  1. Programme für eine CISC Architektur sind in der Regel weniger kompakt als für RISC-Architekturen.
  2. Programme für eine RISC Architektur sind in der Regel weniger kompakt als für CISC-Architekturen.
  3. In einer CISC Architektur benötigen viele Befehle mehr als einen Takt zur Ausführung.
  4. In einer RISC Architektur werden alle Befehle in einem Takt ausgeführt.
A
  1. Programme für eine RISC Architektur sind in der Regel weniger kompakt als für CISC-Architekturen.
  2. In einer CISC Architektur benötigen viele Befehle mehr als einen Takt zur Ausführung.
19
Q

Aufgabe 2f

In welcher Reihenfolge werden die Schritte einer 5 stufigen Pipeline abgearbeitet?

  • Step name | Number
    1. Operand Fetch (OF) | ?
    2. Instruction Fetch (IF) | ?
    3. Write Back (WB) | ?
    4. Instruction Decode | ?
    5. Execute | ?
A
  • Step name | Number
    1. Operand Fetch (OF) | 3
    2. Instruction Fetch (IF) | 1
    3. Write Back (WB) | 5
    4. Instruction Decode | 2
    5. Execute | 4
20
Q

Aufgabe 2g

Bei mehrschichtigen Architekturen unterscheidet man zwischen Translation und Interpretation. Welche Aussagen diesbezüglich sind wahr?

  1. Translation übersetzt Programme, wohingegen Interpretationen sie ausführt.
  2. Translation führt in der Regel zu einer höheren Ausführungsgeschwindigkeit als Interpretation.
  3. Interpretation führt in der Regel zu einer höheren Ausführungsgeschwindigkeit als Translation
  4. Der Quelltext von interpretierten Programmen hat den Vorteil, dass er menschenlesbar ist.
A
  1. Translation übersetzt Programme, wohingegen Interpretationen sie ausführt.
  2. Translation führt in der Regel zu eienr höheren Ausführungsgeschwindigkeit als Interpretation.
21
Q

Aufgabe 3a

Prozessor 1 in Abbildung 3 wird angepasst, indem eine zweite, identische, parallel laufende Pipeline hinzugefügt wird (Prozessor 2). Mit Ausnahme der Ausführungseinhiet benötigen alle Stufen einen Zyklus. EX benötigt 2 Zyklen.
Wie unterscheiden sich die Prozessoren, wenn die Pipelines optimal befüllt und niemals geleert werden?

  1. Der erwartete Durchsatz von Prozessor 2 ist bis zu 33% höher.
  2. Der erwartete Durchsatz von Prozessor 2 ist bis zu 50% höher.
  3. Der erwartete Durchsatz von Prozessor 2 ist bis zu 100% höher.
  4. Der erwartete Durchsatz beider Prozessoren ist gleich.
A

Der erwartete Durchsatz von Prozessor 2 ist bis zu 100% höher.

22
Q

Aufgabe 3b

Welche Aussagen über Register und Stacks sind wahr?

  1. Über Register können begrenzt viele Parameter einer Funktion übergeben werden.
  2. Die Parameterübergabe über dem Stack ist generell schneller als per Register.
  3. Registerinhalte können nicht im Stack gespeichert werden.
  4. Stacks arbeiten nach dem FIFO-Prinzip
  5. Stacks arbeiten nach dem LIFO-Prinzip
  6. Stacks eignen sich gut zum temporären Sichern von Registern.
A
  1. Über Register können begrenzt viele Parameter einer Funktion übergeben werden.
  2. Stacks arbeiten nach dem LIFO-Prinzip
  3. Stacks eignen sich gut zum temporären Sichern von Registern.
23
Q

Aufgabe 3c

Welche Aussagen über Mehrprozessorsysteme sind wahr?

  1. Aufwändige Berechnungen können auf mehrere Prozessoren verteilt werden.
  2. Mehrere Pipelines in einem Prozessor sind immer schneller als einzelne Pipelines mit redudanten Stufen.
  3. Sind mehrere Prozessoren in einem System installiert, müssen diese identische Architekturen haben.
  4. Heterogene Mehrprozessorsysteme werden heute in alltäglichen Geräten verwendet.
A
  1. Aufwändige Berechnungen können auf mehrere Prozessoren verteilt werden.
  2. Heterogene Mehrprozessorsysteme werden heute in alltäglichen Geräten verwendet.
24
Q

Aufgabe 3d

Welche Aussagen über Parallelrechner sind wahr?

  1. x86-Multicomputersysteme nutzen zum Austausch von Rechenergebnissen den Interrupt 32h.
  2. Hyperthreading benötigt keine Hardware Unterstützung
  3. Die Motivation hinter Parallelrechnern liegt in einer höheren Leistungsfähigkeit.
  4. Hyperthreading erhöht den zu erwartenden Prozessordurchsatz.
  5. Das Bereitstellen mehrerer CPU-Kerne führt zwangsläufig zu einem schnelleren Programmablauf.
A

Die Motivation hinter Parallelrechnern liegt in einer höheren Leistungsfähigkeit.

25
Q

Aufgabe 4a

Der Kopf einer Festplatte bewegt sich von Spur 6000 auf Spur 7000. Die Platte bekommt jetzt in angegebener Reihenfolge Befehle, von Sektoren auf den folgenden Spuren zu lesen: 4000, 13.000, 51.000, 9.000.
Wie viele Spuren werden abgefahren, wenn der FIFO Algorithmus verwendet wird?

  1. 96000
  2. 75000
  3. 84000
  4. 92000
26
Q

Aufgabe 4b

Der Kopf einer Festplatte bewegt sich von Spur 6000 auf Spur 7000. Die Platte bekommt jetzt in angegebener Reihenfolge Befehle, von Sektoren auf den folgenden Spuren zu lesen: 4000, 13.000, 51.000, 9.000.
Wie viele Spuren werden abgefahren, wenn der Fahrstuhl-Algorithmus verwendet wird?

  1. 93000
  2. 84000
  3. 91000
  4. 75000
27
Q

Aufgabe 4c

Der Kopf einer Festplatte bewegt sich von Spur 6000 auf Spur 7000. Die Platte bekommt jetzt in angegebener Reihenfolge Befehle, von Sektoren auf den folgenden Spuren zu lesen: 4000, 13.000, 51.000, 9.000.
Wie viele Spuren werden abgefahren, wenn der Shortest-Seek-First-Algorithmus verwendet wird?

  1. 62000
  2. 91000
  3. 72000
  4. 66000
28
Q

Aufgabe 4d

Gegeben ist das mit dem in der Vorlesung vorgestellten [7,4]-Hamming Code kodierte Codewort 0011101. Berechnen Sie die Prüfbits. Zeigen Sie ihren Rechenweg. Handelt es sich um ein korrektes Codewort? Gehen Sie davon aus, dass maximal ein Bit fehlerhaft ist.
Wie lautet die Nachricht?

A
  1. Prüfbits berechnen
    p1 überwacht: Positionen 1, 3, 5, 7 →
  • 𝑝1 ⊕ 𝑑1 ⊕ 𝑑2 ⊕ 𝑑4 = 0 ⊕ 1 ⊕ 1 ⊕ 1 = 1

p2 überwacht: Positionen 2, 3, 6, 7 →

  • 𝑝2 ⊕ 𝑑1 ⊕ 𝑑3 ⊕ 𝑑4 = 0 ⊕ 1 ⊕ 0 ⊕ 1 = 0

p3 überwacht: Positionen 4, 5, 6, 7 →
* 𝑝3 ⊕ 𝑑2 ⊕ 𝑑3 ⊕ 𝑑4 = 1 ⊕ 1 ⊕ 0 ⊕ 1 = 1

Syndrombits: (s1 = 1, s2 = 0, s3 = 1)
Dies ergibt die binäre Fehlerposition “101”, was Position 5 (dezimal) bedeutet.

Fehlerkorrektur:
* Das Bit an Position 5 (d2) ist fehlerhaft.
* Aktuell: d2 = 1, sollte sein: d2 = 0.
* Korrigiertes Codewort: 0011001

Ursprüngliche Nachricht extrahieren:
* Datenbits (d1, d2, d3, d4): 1 0 0 1
Nachricht: 1001

29
Q

Aufgabe 4e

Das Wort 1010 soll in [7,4]-Hamming-Code kodiert werden. Wie lauten die Parity-Bits?

  1. x1 = 0, x2 = 0, x4 = 1
  2. x1 = 1, x2 = 0, x4 = 0
  3. x1 = 1, x2 = 1, x4 = 0
  4. x1 = 0, x2 = 1, x4 = 0
A

x1 = 0, x2 = 0, x4 = 1

30
Q

Aufgabe 4f

Gegeben sei eine Festplatte mit 64 Sektoren pro Spur, 1000 Zylindern, 4 Köpfen, einer Speicherkapazität von 512 Bytes pro Sektor und 120 Umdrehungen pro Sekunde. Wie schnell (in Byte/s) können Daten von dieser Festplatte maximal gelesen werden?
Gehen Sie davon aus, dass die Köpfe parallel lesen können.

  1. 1000 * 512 * 64 * 120/60 * 4 Bytes/s
  2. 512 * 64 * 120/60 * 4 Bytes/s
  3. 1000 * 512 * 64 * 120 * 4 Bytes/s
  4. 512 * 64 * 120 * 4 Bytes/s
  5. 512 * 120/60 * 4 Bytes/s
A

512 * 64 * 120 * 4 Bytes/s

31
Q

Aufgabe 4g

Gegeben sei eine Festplatte mit 64 Sektoren pro Spur, 1000 Zylindern, 4 Köpfen, einer Speicherkapazität von 512 Bytes pro Sektor und 120 Umdrehungen pro Sekunde.
Wie groß ist die Gesamtkapazität in Bytes?
Gehen Sie davon aus, dass die Köpfe parallel lesen können.

  1. 64/4 * 1000 * 512 Bytes
  2. 64 * 1000 * 4 * 512 Bytes
  3. 64 * 1000 * 4 * 120 Bytes
  4. 64/4 * 1000 * 512 * 120 Bytes
  5. 64 * 1000 * 4 * 512 * 120 Bytes
A

64 * 1000 * 4 * 512 Bytes

32
Q

Aufgabe 4h

Welche Aussagen über CDs sind wahr?

  1. Eine Virtual Page Table (VPT) kann eine CD in mehrere Partitionen unterteilen.
  2. CDs unterstützen Fehlererkennungsverfahren.
  3. Jeder Sektor einer CD enthält eine Präambel
  4. Die Spur einer CD besteht aus Zylindern
  5. Daten können auf eine CD in beliebiger Reihenfolge geschrieben werden.
A
  1. CDs unterstützen Fehlererkennungsverfahren.
  2. Jeder Sektor einer CD enthält eine Präambel
33
Q

Aufgabe 4i

Wahr oder Falsch?

Welche Aussagen über RAIDs sind wahr?

  1. RAID 5 erhöht die Performance gegenüber einzelnen Festplatten.
  2. Ein Software-RAID benötigt keine Unterstützung vom Betriebssystem
  3. Ein Software-RAID ist schneller als ein Hardware-Raid
  4. Bei RAID 5 sind Schreibdatentransaktionen schneller
A
  1. Wahr
  2. Falsch
  3. Falsch
  4. Falsch
34
Q

Aufgabe 5b

1:       INP
2:       STA alp
3:       INP
4:       STA bet
5:  iot  LTA alp
6:       SUB bet
7:       STA alp
8:       BRP iot
9:       // empty line
10:end   OUT
11:      HLT
12:alp   DAT
13:bet   DAT

Das Programm soll nun so modifiziert werden, dass es den Rest der Division alp geteilt durch bet berechnet (alp mod bet). Welche Instruktion muss dafür an Zeile 9 geschrieben werden?

  1. LDA alp
  2. LDA bet
  3. SUB bet
  4. BRA end
  5. SUB alp
  6. INP
  7. LDA end
  8. ADD bet
  9. OUT alp
  10. BRP iot
35
Q

Aufgabe 5c

1:       INP
2:       STA alp
3:       INP
4:       STA bet
5:  iot  LTA alp
6:       SUB bet
7:       STA alp
8:       BRP iot
9:       // empty line
10:end   OUT
11:      HLT
12:alp   DAT
13:bet   DAT

Wie häufig wird die Anweisung in Zeile 5 ausgeführt, wenn die Eingaben 6 und danach 3 sind?

  1. 1 mal
  2. 2 mal
  3. 3 mal
  4. 4 mal
36
Q

Aufgabe 5d

Welche Aussagen zu Tail-Recursion sind wahr?

  1. Tail-Recursion erfordert, dass der Rekursionsaufruf die letzte Anweisung der Funktion ist.
  2. Tail-Recursion benötigt mehr Arbeitsspeicher, führt dafür jedoch zu einer schnelleren Ausführung.
  3. Tail-Recursion erlaubt Rekursionen beliebiger Tiefe.
  4. Eine Voraussetzung für Tail-Recursion ist Unterstützung der CPU
A
  1. Tail-Recursion erfordert, dass der Rekursionsaufruf die letzte Anweisung der Funktion ist.
  2. Tail-Recursion erlaubt Rekursionen beliebiger Tiefe.
37
Q

Aufgabe 5e

func proc
mov bp, sp
mov ax, [bp+2]
cmp ax, 1
jz exit
push ax
dec ax
push ax
call func
add sp,2
pop bx
mul bx //multiply BX with AX, result in DX:AX
exit:
ret
func endp

Welche Funktion wird durch das Unterprogramm realisiert? Welche Aufrufkonvention wird dabei verwendet?

  1. func(x) = x * x
  2. func(x) = x! * x!
  3. func(x) = fib(x)
  4. func(x) = x!
  5. Die verwendete Aufrufkonvention ist __stdcall
  6. Die verwendete Aufrufkonvention ist fastcall
  7. Die verwendete Aufrufkonvention ist __cdecl
A
  1. func(x) = x!
  2. Die verwendete Aufrufkonvention ist __cdecl
38
Q

Aufgabe 5f

func proc
mov bp, sp
mov ax, [bp+2]
cmp ax, 1
jz exit
push ax
dec ax
push ax
call func
add sp,2
pop bx
mul bx //multiply BX with AX, result in DX:AX
exit:
ret
func endp

Wie viele Aufrufe von func werden bei Aufruf von func(4) insgesamt erzeugt?

  1. func wird insgesamt 1-mal aufgerufen.
  2. func wird insgesamt 2-mal aufgerufen
  3. func wird insgesamt 4-mal aufgerufen
A

func wird insgesamt 4-mal aufgerufen

39
Q

Aufgabe 5g

Gegeben ist der obige Speicherauszug auf einem x86 System, der Stackpointer zeigt auf das Byte mit der Adresse 6. Das Register AX enthält den Wert 0x0913.
Welche Werte befinden sich im Speicher nach Ausführen der Operationen PUSH AX, POP DX?

  1. Byte 4 = 0x13
  2. Byte 5 = 0x13
  3. Byte 6 = 0x13
  4. Byte 7 = 0x13
  5. Byte 4 = 0x09
  6. Byte 5 = 0x09
  7. Byte 6 = 0x09
  8. Byte 7 = 0x09
A
  1. Byte 4 = 0x13
  2. Byte 5 = 0x09

Rechnerarchitektur (19 decks)

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