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Rechnerarchitektur > Architektur > Flashcards

Architektur Flashcards

1
Q

CPU Register

Was ist der Program Counter (PC)?

A

Die Adresse des gerade ausgeführten Befehls.

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2
Q

Program Counter

Was ist das Instruction Register (IR)?

A

Der gerade in Ausführung befindlicher Befehl

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3
Q

CPU Register

Was ist der Stack Pointer (SP)?

A

Die Adresse des Stacks

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4
Q

CPU Register

Was sind Flags?

A

Es ist der Überlauf als auch das Ergebnis des letzten Vergleichs.

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5
Q

CPU Register

Was sind die wichtigen Merkmale bei General Purpose Registers (R1, R2,…)?

A

Manche CPUs unterscheiden zwischen Datenregister und Adressregister um spezialisierte Operationen effizienter zu gestalten

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6
Q

CPU Register

Was sind Spezialitäten?

A

Es handelt sich um Segmentregister als auch Basisregister und Limitregister die für den virtuellen Speicher da sind

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7
Q

Fetch-decode-execute

Gebe die Befehlsausführung des Fetch-decode-execute wieder

A
  1. Lesen der nächsten Anweisung in das IR
  2. Erhöhen des PC
  3. Art und Adressierung der Anweisung ermitteln
  4. Wenn ein Wort aus dem Speicher benötigt wird, dann rechne die Adresse aus
  5. Laden Werte (vom Speicher) in ein Register
  6. Ausführen der Instruktion
  7. Eventuell Zurückschreiben von Werten in den Speicher
  8. Weiter mit Schritt 1
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8
Q

RISC versus CISC

Wie viele Instruktionen muss eine CPU beherrschen?

A
  1. Laden & Speichern
  2. Einfache Rechenoperationen
  3. Sprungbefehle
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9
Q

RISC versus CISC

Warum haben komplexe Befehle manchmal Vorteile?

A

Je mehr die CPU “sieht”, desto besser kann sie planen

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10
Q

CISC (Complex Instruction Set Computing)

Können hohe Kosten entstehen durch die komplexen Befehle der CISC?

A

Nein, da der Interpreter klein ist und weniger Sizilium verwendet wird

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11
Q

CISC

Kann die Parallelisierung ein Vorteil sein?

A

Ja, da die CPU die Befehle im optimalen Fall schneller parallelisieren kann.

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12
Q

CISC

Ist die Änderung der Mikroprogramme ein Vorteil?

A

Ja, da die CPU neue Befehle lernt

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13
Q

CISC

Ist die Interpretation neuer komplexer Befehle ein Nachteil?

A

Ja, da es Zeit braucht und langsamer ist

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14
Q

CISC

Ist die Parallelisierung ein Nachteil?

A

Ja, da sie kompliziert ist und es teurer wird

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15
Q

RISC

Was macht den RISC aus?

A

Einfache aber schnelle Befehle sowie, dass die meisten Befehle in einem Takt ausführbar sind.

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16
Q

RISC

Ist die einfache Logik ein Vorteil?

A

Ja, da weniger Schaltungen gebraucht werden und es billiger ist

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17
Q

RISC

Was sind Nachteile der RISC?

A
  • Programme werden größer
  • Compiler müssen Befehle geschickt anordnen
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18
Q

CISC/RISC-Mischform

Welche CPUs benutzen die CISC/RISC-Mischform?

A

Moderne Intel-CPUs

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19
Q

CISC/RISC-Mischform

Was eignet sich am besten für grundlegende einfache Befehle?

A

RISC

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20
Q

CISC/RISC-Mischform

Was eignet sich am besten für komplexe Befehle?

A

CISC

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21
Q

CISC/RISC-Mischform

Ist das Chip Design ein Nachteil?

A

Ja, da das Design kompliziert ist

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22
Q

CISC/RISC-Mischform

Warum sind das RISC-Design und die wenigen Schaltungen Vorteile für die CPU?

A

Da die CPU dadurch schneller wird.

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23
Q

Pipelines

Was ist der Durchsatz?

A

Die abgearbeiteten Befehle pro Zeit

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24
Q

Pipelines

Warum steigt der Durchsatz?

A

Weil er mit der Länge der Pipeline steigt

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25
Q

Pipelines

Warum ist der Stau ein Problem?

A

Weil dann die Pipeline blockiert wird und keine Befehle durchkommen

26
Q

Pipelines

Warum ist Leerlaufen ein Problem?

A

Weil bei einem falschen geratenen Sprungbefehl die Pipeline geleert werden muss

27
Q

Parallele Pipelines

Warum ist die Anzahl paralleler Pipelines begrenzt?

A

Weil viele Befehlsfolgen nicht parallelisierbar sind und der Test auf Paralleliserbarkeit komplizierter wird

28
Q

Superskalare Prozessoren

Liste die superskalaren Prozessoren auf

A
  • S1 Instruction fetch unit
  • S2 Instruction decode unit
  • S3 Operand fetch unit
  • S4 ALU, ALU, LOAD, STORE, Floating point
  • S5 Write back unit
29
Q

Superskalare Prozessoren

Wieso werden langsame Units mit den schnellen Units parallelisiert?

A

Da weniger Sizilium gebraucht wird mit komplett parallelen Pipelines

30
Q

Vektorrechner

Wann sollten Vektorrechner benutzt werden?

A

Bei naturwissenschaftlichen Simulationen

31
Q

Word Alignment

Warum sind 8 Bit bzw. 1 Byte bei modernen Rechnern üblich?

A

Da moderne Rechner schreiben bzw. lesen mindestens 8 Bit aufeinmal

32
Q

Word Alignment

Was kann beim Lesen von 16/32 Bit Zugriffe passieren?

A

Es kann zu Fehler kommen und die CPU erzeugt einen Interrupt

33
Q

Word Alignment

Wie kann man die Fehler bei 16/32 Bit Zugriffen verhindern?

A

Durch ein Alignment der Datenstrukturen

34
Q

Speicherhierarchie

Liste die Speicherhierarchie auf

A
  1. Registers
  2. Cache
  3. Main memory
  4. Magnetic disk
  5. Tape | Optical disk
35
Q

Text-Kodierung

Wie werden die Buchstaben A und B kodiert?

A
  • A = 0x41h
  • B = 0x42h
36
Q

Text-Kodierung

Was sind gängige Zeichensätze und Kodierungen?

A
  • US-ASCII (American National Standard Code for Information Interchange)
  • EBCDIC (Extended Binary Coded Decimal Interchange Code)
  • Unicode
37
Q

Unicode

Welche verschiedenen Kodierungen sind beim Unicode möglich?

A
  • UTF-8, Variable Länge für jedes Zeichen
  • UTF-16, Variable Länge aber mindestens 2 Byte
  • UTF-32, Alle Zeichen haben 4 Byte
38
Q

Unicode

Unicode weißt jedem Zeichen eine Zahl zu. Wie viele mögliche UCS Zeichen gibt es?

A

2^31

39
Q

UTF-8

Welche Zeichen kann UTF-8 darstellen?

A

Es kann alle 2^31 Unicode Zeichen darstellen

40
Q

UTF-8

Welche Verbindung hat es zu ASCII?

A

Es ist rückwärtskompatibel zu ASCII

41
Q

IO-Ports und Interrupts

Wie wird auf Geräte zugegriffen?

A

Durch das Betriebssystem und Benutzerprogramme

42
Q

IO-Ports

Wie werden IO-Ports angesprochen?

A

Sie werden über eine Adresse angesprochen

43
Q

IO-Ports

Wie viele Register hat ein Port? Liste alle auf

A

Es hat 5 Register

  • Status Register
  • Control Register
  • Command Register
  • Data-In Register
  • Data-Out Register
44
Q

IO-Ports

Was kann das Status Register?

A

Es zeigt den aktuellen Zustand des Ports und stellt Daten zum Lesen bereit

45
Q

Memory-Mapped versus IN/OUT-Instruktionen

Welche Probleme können bei getrennten Adressräumen entstehen?

A

Der Zugriff auf IN/OUT-Instruktionen sind nur dem BS erlaubt und die CPU muss den Zugriff reglementieren

46
Q

Memory-Mapped versus IN/OUT-Instruktionen

Welche Vorteile entstehen bei einem gemeinsamen Adressraum?

A

Durch Seitentabellen hat man Zugriffschutz und das Auslesen & Verarbeiten ist effizienter

47
Q

Memory-Mapped versus IN/OUT-Instruktionen

Welche Probleme können bei gemeinsamen Adressräumen entstehen?

A

Die Busarchitektur wird verkompliziert und Caching muss abgestellt werden

48
Q

Memory-Mapped IO und der Speicherbus

Was macht die IO bei einem System mit nur einem Speicherbus?

A

Die IO beantwortet Anfragen im IO Speicherbereich

49
Q

Memory-Mapped IO und der Speicherbus

Was ist das Problem der IO bei einem System mit sehr schnellem Speicherbus?

A

Die IO Komponente wird nicht mitbekommen, wann eine Adresse im IO Speicherbereich gelesen wird

50
Q

Direct Memory Access

Wieso brauchen IO-Ports und Memory-Mapped IOs viel CPU-Zeit?

A

Weil die CPU Wörter einzeln auslesen muss und in den Hauptspeicher legt

51
Q

Direct Memory Access

Was hat der DMA Controller für eine Funktion für die CPU, wenn die CPU bestimmt welches Gerät, wie viele Bytes an einem Ort speichern soll?

A

Der DMA-Controller entlastet die CPU indem es den Rest übernimmt und ein Interrupt auslöst

52
Q

IO-Port Polling

Was muss passieren damit die CPU ein Kommando an den Controller schicken kann?

A
  1. Busy-Bit im Statusregister muss gelöscht sein
  2. Setzen des Command und des Data-Out Registers
  3. Setzen des Command-Ready Bit im Control Register
  4. Controller erkennt Command-Ready Bit und setzt das Busy-Bit im Statusregister
  5. Controller liest Command und Data-Out Register und führt die Operation durch
  6. Controller löscht das Command-Ready und das Busy Bit
  7. Die CPU bemerkt, dass der Controller fertig ist (Busy Bit ist gelöscht) und liest das Data-In Register aus
53
Q

IO-Port Polling

Wie kann man das Problem lösen, dass die CPU warten muss während ein Polling durchgeführt wird?

A

Der Controller erzeugt einen Interrupt wenn er fertig ist und das Polling entfällt

54
Q

Interrupt Controller

Jeder PC hat einen Programmable Interrupt Controller (PIC). Was kann die PIC erzeugen?

A

Es kann 8 verschiedene Interrupts erzeugen

55
Q

Interrupt Controller

Was macht die PIC wenn mehrere Interrupt Controller einen Interrupt auslösen möchten?

A

Es verwaltet eine Warteschlange mit Geräten die einen Interrupt auslösen möchte

Lese Folien 54-59 von Architektur

56
Q

Interrupt Controller

Was ist eine Kaskadierung?

A

Ein Interrupt kann einen anderen unterbrechen

57
Q

Interrupt Controller

Welche Register hat PIC?

A
  • Interrupt Request Register (IRR)
  • Interrupt Service Register (ISR)
  • Interrupt Mask Register (IMR)
58
Q

Interrupt Controller

Was macht das Interrupt Request Register (IRR)?

A

Es hat ein Bit pro IO-Controller und zeigt an ob er einen Interrupt auslösen möchte

59
Q

Interrupt Controller

Was macht das Interrupt Service Register (ISR)?

A

Es hat ein Bit pro IO-Controller und zeigt an wessen Interrupt ausgeführt wird bzw. unterbrochen wird

60
Q

Interrupt Controller

Was macht das Interrupt Mask Register (IMR)?

A

Es schaltet einzelne Interrupts aus

Rechnerarchitektur (18 decks)

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