01_Hardwaregrundlagen

Question 1

Klassifizierungen

Answer 1

Question 2

Aufbau und Funktion einer CPU

Answer 2

1. Fetch: Von der Adresse im Speicher, auf die der Inhalt von BZ zeigt, den Befehl holen
2. Decode: Den Befehl decodieren, d.h. aus dem Operationscode des Befehls ermitteln, was zu tun ist (Register laden, oder Multiplizieren oder Subtrahieren)
3. OP: Aus dem Befehl die Adressen des/der Operanden entnehmen (Registernummer, evtl. Speicher- adresse), Operanden in OP1/2 laden
4. Exec: ALU mit den nötigen Steuersignalen versehen und Befehl ausführen
5. Store: Ergebnis auf der im Befehl enthaltenen Operandenadresse speichern (Registernummer oder Speicheradresse)

Question 3

CPU - Pipelining

Answer 3

• jeder Befehl in einem Takt ausgeführt
• getrennte Einheiten der CPU nacheinander beschäftigt -> Ausführung verschachteneln
• Konflikt: in Folgebefehl Ergebnis des vorherigen benötigt / Durchführen von Sprüngen (alle Folgebefehle aus Pipeline verworfen)

Question 4

Befehle - Aufbau

Answer 4

• spiegeln Aufbau der CPU
• Arbeitsregister: Akkumulator
• Anzahl d. verwendeten Adressen = Anzahl der verfügbaren Register
• je mehr Register, desto breiter wird Befehl
• CPU mit 32 Registern: bei 3-Operandenadressierung 3 * 5 Bit im Befehlscode

Question 5

Befehle - Varianten der Operandenadressierung

Answer 5

• unmittelbar (als Zahl)
• direkt (Speicheradresse)
• indexed (zur Laufzeit, in Register)

Question 6

Assembler

Answer 6

• Maschinenbefehle spiegeln physikalische Struktur - nur auf CPU-Familie ausführbar, für die sie erzeugt wurden

Question 7

Busse

Answer 7

• alle Komponenten über selbe Busleitungen verbunden
• i.d.R. kommunizieren je nur zwei Teilnehmer
• Unterscheidung der Teilnehmer durch Adressen
  
  • alle müssen ständig Adressen abhören und schauen, ob sie angesprochen wurden
  • Bereiche RAM, ROM + I/O

Question 8

Peripheriegeräte/Controller

Answer 8

• Aufgabe: CPU-Bus an angeschlossene Geräte anpassen + CPU von Routinearbeiten mit diesen Geräten entlasten
• z.B. DMA -> CPU hat mit Datenübertragung nichts zu tun -> Zeit für andere Aufgaben
• Prüfsummen zur korrekten Übertragung -> von Controller autonom durchgeführt

Question 9

DMA - Direct Memory Access

Answer 9

• Speichertransfer selbsttätig durchführen
• notwendige Parameter: Adresse d. Sektors auf Platte + Startadresse im RAM + Anzahl der zu transferierenden Bytes

1. DMA-Controller fordert den Bus an (HLD = HOLD) -> CPU schaltete Daten- und Adresseleitungen inaktiv
2. CPU gibt Bus an SATA-Controller frei (HLDA = HOLD Acknowledge)
3. SATA-Controller führt den Transfer durch
4. SATA-Controller gibt den Bus wieder frei - nimmt Signal HLD zurück

Question 10

Interrupt

Answer 10

• Gegensatz: Polling = ständiges Nachfragen – würde CPU extrem belasten
• CPU wird bei Abarbeitung von Befehlen durch Hardwaresignal unterbrochen
• signalisiert externe Ereignisse
• Interrupt-Controller verwaltet Interrupt-fähige Geräte
• in jedem Befehlszyklus von CPU wird nach Interrupt geschaut – bevor sie nächsten Befehl holt

Question 11

Interrupt

Signalfluss (Hardware)

Answer 11

1. Gerät (Devx) stellt Interruptanforderung
2. Interruptcontroller gibt Signal an CPU
3. CPU quittiert Anforderung mit INTA (INTERRUPT Acknowledge) + fordert Interruptvektor an identifiziert Interruptgerät
4. CPU unterbricht Programmbearbeitung
5. CPU führt Interruptreaktionsroutine aus Abb.: Pfeile sind Hardwareleitungen

Question 12

Interrupt

Ablauf

Answer 12

1. Ereignis tritt ein. Interrupt-Leitung wird aktiviert
2. CPU nimmt Aktivierung zur Kenntnis, führt aktuellen Befehl zu Ende
3. CPU legt Flags, Codesegment und Befehlszeiger auf den Stack
4. CPU holt von einer definierten Adresse (Interrupt-Sprungtabelle, seit 80386: Interrupt- Gate) ein neues Codesegment, Instruction-Pointer und setzt die Befehlsausführung an dieser geholten Adresse fort.
5. Die Interruptreaktionsroutine wird ausgeführt
6. mit Befehl iret der Interruptreaktionsroutine wird zum unterbrochenen Programm zurückgekehrt -> CPU lädt IP,CS, Flags zurück vom Stack, das unterbrochene Programm wird nahtlos fortgeführt.

1-4 fest in Hardware verdrahtet

Anwendung: page fault exceptions, Anwendungen BS-Aufruf ermöglichen, Debuggen

Question 13

Interrupt

Interrupt-Sprungleiste

Answer 13

• vektorisierter Interrupt
• mit Interrupt Index mitgegeben - spezifiziert Startadresse für Reaktionsroutine

Question 14

Interrupt

Interrupt Description Table

Answer 14

• IDTR-Register in heutigen Prozessoren -> Position und Länge der IDT abgelegt
• in Tabelle Interrupt-Gates abgelegt -> enthalten Startadressen der Reaktionsroutine + Kennzeichen ob verfügbar (p) + Privilegstufe (DPL)
• möglich aus Code-Umgebung mit DPL 3 in DPL 0 (BS) zu wechseln
• Interrupt-Controller zwischen CPU + Peripherie, wenn Peripherie keinen Interrupt-Vektor liefern kann
  
  • liefert Vektor
  • koordiniert Interrupts
  • kann Interrupts an CPU durchlassen o. sperren (maskieren)