Versuch4

Question 1

Clock Timing

Answer 1

Rechtecksignal, vom Master erzeugt, gibt Taktfrequenz vor.
zwei binären Einstellung zur Polarität und Phasenlänge.
Polarität bestimmt den neutralen Signalzustand der Clock-Leitung.
Phasenlänge bestimmt ob Leading Edge, Trailing Edge

Question 2

DORD (Dataorder)

Answer 2

0 = MSB, 1 = LSB

Question 3

SPI

Answer 3

seriellen Datenaustausch bei Anbindung externer Speicher an Hauptprozessor.
gemeinsamen Übertragungsweg, Master steuert Kommunikation und Slave nur Anfrage der Master kommunizieren.
In Form Bytes ausgetauscht.
Steuerleitung: CLK, MOSI, MISO, CS (Chip Select) = GND aktiviert den Slave.
einzelne Bits nacheinander gesendet und Übertragung durch Clock-Leitung synchronisiert.

Question 4

SPI 3 Register

Answer 4

SPCR (Controll Register)
SPSR (Status Register)
SPDR (Data Register)

Question 5

Reallokation

Answer 5

Problem gelöst

Question 6

Optimierte Speicherbelegung

Answer 6

Großen Speicher.

beim Beenden Prozesse den Suchbereich zu beschränken.