teoria egzamin(nieaktualny) Flashcards
zdać smiw (96 cards)
1
Q
Czy adres fizyczny 5FC70h jest adresem początku segmentu
A
Tak. Adres początku segmentu musi być podzielny przez 16 (0 na najmłodszej pozycji przy zapisie
heksadecymalnym)
2
Q
Czy adres fizyczny 4AA95h powstał z adresu logicznego 4555:5535h
A
Nie. 4555h*16 + 5535h = 4AA85h
W domyśle chodzi o tryb rzeczywisty, ale w wirtualnym jakby odpowiednio zamieszać może dałoby
się taki adres uzyskać. Sposób obliczania adresów fizycznych jest w
3
Q
Czy adres fizyczny 5FC78h jest adresem początku segmentu
A
Nie - Adres początku segmentu musi być podzielny przez 16 (0 na najmłodszej pozycji przy zapisie
heksadecymalnym)
4
Q
W Z80CTC każdy kanał posiada swój własny rejestr wektora przerwań
A
Nie - wektor przerwania zawiera 2 bity numeru kanału
5
Q
Z80CTC nie posiada wejść bramkujących pozwalających na zablokowanie zliczania (w trybie
licznikowym) w każdym kanale z osobna
A
Tak (takie wejścia ma za to Intel 8253).Z80CTC Z80CTC Z80CTC
6
Q
Czy możliwe jest, aby Z80PIO zgłosił przerwania do procesora na skutek ustawienia
określonego stanu na pojedynczym bicie portu A (pracującym jak wejście)?
A
Tak, w trybie 3
7
Q
Czy możliwe jest, aby Z80PIO zgłosił przerwania do procesora na skutek ustawienia stanu ‘0’
na bitach 1,4,7 portu A (pracującym jako wejście).
A
Tak, w trybie 3
8
Q
W trybie wyjściowym opadające zbocze sygnału STB może spowodować wygenerowanie
przerwania przez Z80PIO.
A
Nie. Przerwanie powoduje narastające zbocze STB
9
Q
Czy w układzie Z80PIO każdy port, który może prowadzić transmisję z potwierdzeniem
posiada swoją własną linię INT
A
Nie, linia INT jest tylko jedna
10
Q
W Z80PIO oba porty mogą pracować w trybie dwukierunkowym z potwierdzeniem
A
Nie, w trybie 2 może pracować tylko port A
11
Q
W przypadku trzech układów Z80PIO podłączonych do procesora priorytet przerwań
pomiędzy nimi jest ustawiany na podstawie wartości wpisywanej do rejestru sterującego
przerwań Z80PIO.
A
Nie, ustalany jest na podstawie połączeń wejść IEI i IEO.oa
12
Q
W Z80PIO port B może pracować w trybie bitowym.
A
Tak
13
Q
W trybie wyjściowym narastające zbocze sygnału STB może spowodować wygenerowanie
przerwania przez Z80PIO
A
Tak
14
Q
W Z80PIO w trybie bitowym można wybrać, które linie portu A mają być liniami „we”, a które
„wy”
A
Tak
15
Q
Adresy procedur obsługi przerwań do poszczególnych kanałów muszą być umieszczone
kolejno w pamięci systemu
A
Tak, ponieważ na wszystkie kanały jest jeden 8bitowy
rejestr z wektorem przerwania, w którym możemy
zaprogramować bity V7V3.
D2D1
to numer licznika (przy programowaniu są ignorowane), D0 = 0 (zawsze).
Procedury przerwań muszą więc być w pamięci kolejno co 2 bajty.
16
Q
W systemie komputerowym opartym na mikroprocesorze Z80 chcąc zwiększyć obciążalność
magistral procesora należy zastosować rejestry, które będą zachowywały zawartość
magistrali.
A
Tak (zdroworozsądkowo, chociaż precyzyjniej powinna być mowa o buforach)
17
Q
Z Z80PIO w trybie wejściowym sygnał STB jest generowany przez urządzenie zewnętrzne i
służy do wpisania danej do rejestru Z80PIO.
A
Tak
18
Q
Aby Z80CTC pracował jako kontroler przerwań, w słowie sterującym musi być ustawiony
odpowiedni bit uruchamiający ten tryb pracy.
A
Nie, taki bit w ogóle nie istnieje
19
Q
W 8255 ustawianie i zerowanie bitów portu PB przy pracy w trybie 0 zachodzi poprzez, wpisanie odpowiedniego słowa sterującego do rejestru sterującego.
A
Nie, po prostu wpisuje się do rejestru związanego z PB.
20
Q
Czy w 8255 rejestr/bit sterujący określający możliwość zgłaszania przerwania przy pracy portu
A w trybie wyjściowym z potwierdzeniem jest dostępny jako określony bit portu PC?
A
Nie nie
są dostępne jako bity portu PC, chociaż można je kontrolować przez zapis do rejestru sterującego
21
Q
W układzie 8255 port PC nie może pracować w trybie wyjściowym z potwierdzeniem.
A
Tak, ponieważ brakuje linii potwierdzenia dla portu PC. Linię tę posiadają tylko porty A i B.
22
Q
W układzie 8255 port PC może pracować tylko w trybie bez potwierdzenia.
A
Tak, bo w trybie z potwierdzeniem jego bity są podkradane przez PA i PB.
23
Q
Czy w układzie 8255 linia INT jest w razie potrzeby dostępna na jednej z linii portu PC?
A
Tak.
24
Q
W 8255 każdy z portów, które mogą pracować z potwierdzeniem ma w takim trybie pracy swoją
własną linię INT.
A
Tak. (PC0 = INT B, PC3 = INT A)
25
Jednoczesne uaktywnienie się sygnałów \IORQ i \M1 na wejściach Z80
PIO informuje, że
procesor wystawił na magistralę adresową wektor obsługi przerwania.
Nie.
To urządzenie wystawia dolną cześć adresu miejsca w którym jest adres procedury obsługi przerwania na
magistralę danych (nie adresową).
26
W przypadku łączenia układów peryferyjnych rodziny Z80
(PIO, CTC, SIO i in.) w łańcuch daisy
chain ich wyjścia INT nie mogą być ze sobą zwarte i podłączone razem do wejścia INT
procesora Z80.
Nie. Wyjścia INT w takim przypadku zazwyczaj się zwiera i podłącza (z pullupem)
do wejścia INT procesora.
27
W 8255 ustawianie i zerowanie bitów wyjściowych portu PC przy pracy w trybie 0 zachodzi
poprzez wpisanie odpowiedniego słowa sterującego do rejestru sterującego.
Nie. Natomiast jest to prawda w trybach 1 i 2.
28
Napisz, w jaki sposób blokuje/odblokowuje się zgłaszanie przerwania w porcie
A lub B układu 8255 zaprogramowanego do pracy w trybie wyjściowym z potwierdzeniem.
Wpisuje się do rejestru sterującego słowo w formacie:
D7 - 0,
D6-D4 -zarezerwowane,
D3-D1 numer bitu,
D0 - 1 (odblokowanie przerwania) lub 0 (zablokowanie).
Numer bitu odpowiada przerzutnikowi INTE A lub INTE B
29
Czy w trakcie transmisji asynchronicznej może wystąpić przerwa trwająca np.
10 bitów
Tak (np. przerwa między kolejnymi znakami, bo między bitami oczywiście nie).
30
Czy procesor Z80 jest włączany wraz z innymi układami rodziny Z80 w
łańcuch priorytetu przerwań (daisy chain) stanowiąc jednostkę nadrzędną w
tym łańcuchu
Nie, nie jest on częścią łańcucha. Można powiedzieć, że jednostką nadrzędną jest pierwsze urządzenie w
łańcuchu, mające wejście IEI podpięte (przez pullup!)
do VCC.
31
Priorytet przerwań w łańcuchu daisy chain jest ustalany poprzez fizyczne ( w
sensie połączeń elektrycznych) położenie każdego z układów (np. z rodziny Z80) względem innych?
Tak (IEI, IEO).
32
Synchronizację transmisji asynchronicznej w łączu RS232 uzyskuje się dzięki
linii przesyłającej sygnał zegarowy od komputera nadającego do
odbierającego.
Nie.
33
Czy procesor Z80 może rozróżnić w czasie przyjmowania przerwania od
układu Z80 CTC (w drugim trybie przerwań dedykowanym
dla rodziny Z80),
który kanał układu Z80 CTC spowodował zgłoszenie przerwania?
Tak, jest to określone na drugim i trzecim bicie zwracanego wektora
34
Jeżeli w 8255 port A i B pracują w trybie wyjściowym z potwierdzeniem to port
C można wykorzystać jako prosty 8bitowy
port wejściowy lub wyjściowy
Nie. Linie portu C (nie wszystkie) są wykorzystywane do załatwienia potwierdze na portach A i B. Pozostałe,
wolne bity można jednak wykorzystać.
35
Opisać zasadę działania i elementy funkcjonalne mikroprocesorów
```
Większość mikroprocesorów zawiera następujące podzespoły:
· jednostkę arytmetyczno-logiczną ALU
· akumulator A
· licznik rozkazów PC
· zestaw rejestrów roboczych Ri
· rejestr rozkazów IR
· wskaźnik stosu SP
· układy sterowania CU
```
36
Opisać sposób realizacji pracy krokowej w mikrokomputerze jednoukładowym serii
8048.
W mikrokomputerze jednoukładowym 8048 możliwe jest stosowanie pracy krokowej na nieco
odmiennych zasadach niż w mikroprocesorze Z-80. Nie jest tu bowiem możliwe zatrzymywanie pracy
programu na dowolnym cyklu maszynowym, a tylko na cyklach pobrania kodu rozkazu.
Zasady pracy krokowej są następujące:
· Jeżeli na wejściu SS mikrokomputera 8048 jest stan „0”, przechodzi on w tryb pracy
krokowej;
· W trybie tym następuje wstrzymanie realizacji programu w chwili rozpoczęcia pobierania
kodu kolejnego rozkazu;
· Podczas wstrzymania sygnał ALE jest w stanie „1”, a na magistrali adresowej (linie
DB0-7 i P20-3) znajduje się adres pobieranego rozkazu; stan taki może trwać dowolnie
długo;
· Zakończenie stanu wstrzymania następuje wskutek podania stanu „1” na wejście SS
mikrokomputera 8048;
· Wstrzymanie realizacji kolejnego rozkazu jest możliwe, jeżeli na wejście SS podamy stan
„0” tuż po przejściu sygnału ALE w stan „0”.
37
zilustrować sposób realizacji pracy krokowej w mikrokomputerze jednoukładowym serii
8048.
Ilustracji nie ma bo mi zdjęcie nie chciało wejść :(
Można je znaleźć w zbiorze pytań od Ziela.
Przykładowy układ pracy krokowej ilustruje rysunek. Włączenie pracy krokowej następuje po
rozwarciu przełącznika S1. Pierwsze pojawienie się stanu „0” sygnału ALE powoduje wówczas
wyzerowanie przerzutnika 7474, a co za tym idzie — podanie stanu „0” na wejście SS
mikrokomputera. Mikrokomputer przechodzi do stanu wstrzymania i pozostaje w nim do chwili
naciśnięcia klawisza S2, kiedy to następuje wpisanie do przerzutnika „1” logicznej i kontynuacja
wykonywania programu.
38
Zilustrować i omówić sposób dołączania zewnętrznej pamięci RAM i ROM do mikrokomputera
jednoukładowego serii 8048.
ver 1.
ZaQ32: podłączanie pamięci RAM/ROM
ZaQ32: więc tak
ZaQ32: port P0 jest portem dwukierunkowej magistrali danych i adresowej
ZaQ32: a jako że pełni on kilka funkcji naraz
ZaQ32: trzeba mu podłączyć zewnętrzny rejestr
ZaQ32: do którego wpis będzie sterowany sygnałem ALE
ZaQ32: potem wyjścia rejestru są liniami adresowymi
ZaQ32: a wyjście portu PO omijające ten rejestr jest magistralą danych
ZaQ32: jedyne co ci zostało to dekodery adresu
ZaQ32: linie RD WR pamięci podłączasz do lini portu P3
ZaQ32: bodajże odpowiednio 7 6
ZaQ32: dodatkowo praca pamięci ROM musi być blokowana sygnałem PSEN
ZaQ32: i to tyle
ver 2.
Procesor adresuje pamięć programu 10..12bitami (w zależności od modelu: 8048, 8049, 8050),
a pamięć danych 8bitami. 8 młodszych bitów adresu należy złapać z szyny danych na sygnale ALE
(jak w 8051), 4 sztarsze dla programu wychodzą portami P20...P23. Czytanie programu na /PSEN,
sterowanie RAM /RD i /WR (jak w 8051).
39
Omówić budowę i zastosowania układów typu 8253.
Układ 8253 jest programowalnym licznikiem i często oznaczany jest, jako PIT (Programmable
Interval Timer). System ten spełnia w komputerze zadanie zegara, generatora tonu, zapewniając
przy tym prawidłowe (jeśli chodzi o czas) odświeżanie dynamicznego RAM-u. PIT (programmable interrupt - timer) zawiera trzy, niezależne od siebie 16-bitowe liczniki
(liczące wstecz), wyposażone we własne wejścia - Gate oraz Clock, jak i wyjścia (OUT).
Licznik 0 stosowany jest do generowania przerwania (IRQ 0),
wykorzystywanego dla zegara systemowego w komputerach typu 8088/86.
Odświeżanie dynamicznego RAM-u sterowane jest przez licznik 1, który
(co 15 ms) przetwarza kanał DMA na 0. Licznik 2 odpowiedzialny jest za
generowanie tonu i - w przeciwieństwie do innych liczników - może być
również używany do innych celów.
Stany liczników zapisywane są w trzech adresach rejestru
(Counter-Address). Dla ich zaadresowania stosowane są kanały adresujące A0
i A1. Zapis i odczyt odbywa się za pomocą linii /WR oraz /RD.
Układ uaktywniany jest przez ustawienie wartości Low na sygnale pinu /CS.
Sygnał ten generowany jest przez odpowiedni układ dekodujący adresy.
Przewody danych D0 do D7 połączone są bezpośrednio z magistralą danych,
ponieważ bufor danych (Data Bus Buffer) może być ustawiony w stan wysokiej
impedancji przez: /CS = High (Tri-State).
Przez odpowiednie wejście GATE licznik jest uruchamiany, zatrzymywany lub cofany.
Takt doprowadzany jest przez wejście CLK. W momencie, kiedy licznik osiąga wartość 0, na
wyjściu pojawia się OUT.
40
Wymienić 5 najważniejszych różnic pomiędzy 8048 i 8751
kolejność 8048 - 8751
Pamiec ROM || Pamiec EPROM
1 układ licznikowo czasowy (8bitowy) - programowalny || 2 układy licznikowo czasowe (16bitowe)
1 układ przerwan zewnetrznych (INT) || Dwa układy przerwan zewnetrznych (INT0,INT1)
3 uniwersalne porty we/wy || 4 porty we/wy
?? || Port P3 (jak liczymy od zera) jest portem w
którym linie moga byc wykorzystywane kazda z
osobna – alternatywnie (np.: TxD, RxD , INT0,
INT1 itd..)
Posiada wejscie pracy krokowej || Nie posiada tego wejscia
41
Czy mikroprocesor 8051 może pracować bez zewnętrznego oscylatora lub generatora?
Nie
42
Czy cykl rozkazowy 8051 trwa 10 taktów zegarowych
Nie, trwa 12
43
Czy port P0 w trybie wyjściowym w 8051 wymaga zewnętrznych oporników pullup
Tak. Port P0 nie jest wyposażony we wbudowane rezystory podciągające (w przeciwieństwie do P1, P2 i P3)
44
Czy port P1 w trybie wyjściowym w 8051 wymaga zewnętrznych oporników pullup
Nie, tak samo jak p2. Zewnętrznych oporników pullup potrzebuje p0
45
Czy sygnał ALE oznacza rozpoczęcie cyklu odczytu zewnętrznej pamięci ROM
Nie, oznacza to sygnał /PSEN
46
Czy port P2 w 8051 wystawia młodszy bajt adresu zewnętrznego pamięci ROM
Nie, wystawia starszy bajt
47
Czy poprawny czas trwania sygnału RESET wynosi 2 takty zegarowe
Nie, wynosi 2 cykle MASZYNOWE, czyli 24 takty zegarowe
48
Czy bity 8051 mogą być ustawiane jednocześnie P2.1 jako wejściowy a P2.0 jako wyjściowy
Tak, można dać na raz pod P2.1 przycisk i pod P2.0 diodę
49
Czy mikroprocesor 8051 posiada wewnętrzny układ przerwań
Zależy jak to rozumieć, ale raczej TAK
50
Czy port P3 w trybie UART realizuje elektryczny standard RS232
Nie
51
przestrzeń adresowa zewnętrznej pamięci ROM w 8051 wynosi 64kB
Tak
52
Czy przestrzeń adresowa zewnętrznej pamięci RAM w 8051 wynosi 64k
Tak
53
Czy sygnał PSEN oznacza rozpoczęcie cyklu zapisu zewnętrznej pamięci RAM
Nie, PSEN służy do operacji na pamięci programu, pamięć danych obsługują sygnały WR i RD.
54
Czy rozkaz movx kontrolera 8051 służy do adresacji zewnętrznego ROM
Nie, rozkaz ten służy do adresacji zewnętrznego RAMu
55
Jakie znaczniki rej. Flag ustawia rozkaz DJNZ kontrolera 8051
Rozkaz DJNZ nie ustawia żadnych znaczników rej. flag.
56
Czym różni się zapis A i ACC w rozkazach kontrolera 8051
‘A’ to akumulator bezpośrednio, a ‘ACC’ to adres akumulatora(w zasadzie rejestru specjalnego zawierającego
akumulator, ale jak zwał tak zwał).
57
Co oznacza rozkaz MOV A,#12
Przenosi do akumulatora liczbę 12
58
Opisać cykl potwierdzenia przyjęcia oraz gdzie znajduje się adres procedury obsługi przerwania
maskowalnego dla urządzenia (Z80) pracującego w trybie 2
Która linia jest testowana?
-Sygnały INT oraz NMI
Kiedy jest testowana przez procesor
- Podczas narastającego zbocza ostatniego taktu ostatniego cyklu maszynowego poprzedniego rozkazu.
// Pod warunkiem, że to nie jest EI ani DEI
Wymienić warunki przyjęcia przerwani
Nie wykonuje się przerwanie niemaskowalne (NMI = 1), IFF1 = 1, BUSREQ = 1
Scharakteryzować krótko cykl przyjęcia przerwania.
Jeśli sygnał INT jest aktywny poziomem 0, procesor zeruje rejestry IFF1 i IFF2 i generuje specjalny cykl M1
(zamiast MREQ uaktywnia się IORQ), po którym następują dwa takty oczekiwania. W tym czasie ustalany jest
wektor przerwań i zostaje on wystawiony na magistralę. Następnie liczony jest adres procedury obsługi
przerwania i wykonuje się skok.
59
Opisać cykl potwierdzenia przyjęcia oraz gdzie znajduje się adres procedury obsługi przerwania
/niemaskowalnego dla urządzenia (Z80) pracującego w trybie 2
Która linia jest testowana?
NMI
Kiedy jest testowana przez procesor?
Podczas narastającego zbocza ostatniego taktu ostatniego cyklu maszynowego poprzedniego rozkazu.
// Pod warunkiem, że to nie jest EI ani DEI
Wymienić warunki przyjęcia przerwani
brak busrq
Scharakteryzować krótko cykl przyjęcia przerwania
iff2
60
Podać jak wyliczyć adres procedury przyjęcia przerwania i jak ta procedura powinna się kończyć. (tryb 2)
Urządzenie zewnętrzne wystawia na magistralę dolną połowę adresu procedury obsługi przerwania. Górna
połowa jest w programowalnym rejestrze I. Dodatkowo, najmłodszy bit na magistrali danych jest ignorowany,
przy obliczaniu adresu zawsze == 0 (wynika to z dwubajtowej organizacji rozkazów). Procedura obsługi
powinna kończyć się rozkazami EI, RETI
61
Układ DMA zgłasza sygnał żądania /BUSREQ. Czy cykl potwierdzenia bezpośredniego
dostępu do magistrali w Z80 (BUSACK):
Nie może pojawić się po ostatnim cyklu maszynowym w rozkazie? NIE.
Nie może pojawić się po każdym cyklu maszynowym w rozkazie? NIE.
Nie może pojawić się przed potwierdzeniem przyjęcia cyklu przerwania niemaskowalnego? NIE.
Nie może pojawić się przed potwierdzeniem przyjęcia cyklu przerwania maskowalnego? NIE.
Nie może pojawić się po wykonaniu rozkazu HALT? NIE.
TL;DR nie
ma żadnego warunku, procesor “zawiesza się” najpóźniej od następnego taktu
maszynowego.
62
Kiedy może pojawić się cykl potwierdzenia przyjęcia przerwania maskowalnego
Bezwarunkowo po każdym cyklu maszynowym rozkazu. NIE.
Po każdym cyklu maszynowym w rozkazie, jeśliIFF1 i IFF2 = 1. NIE.
Po ostatnim cyklu maszynowym w rozkazie, jeżeli /BUSRQ = 1. TAK.
Po ostatnim cyklu maszynowym w rozkazie, jeżeli /BUSRQ jest aktywny. NIE.
Po ostatnim cyklu maszynowym rozkazu EI, jeżeli znajduje się na końcu procedury obsługi przerwania. NIE.
Przerwania są sprawdzane na narastającym zboczu ostatniego taktu ostatniego cyklu maszynowego w
rozkazie. Wyjątkiem jest rozkaz EI (Enable Interrupt), który wprowadza pewne opóźnienie w
przyjmowaniu przerwań, tak żeby procesor zdążył jeszcze wykonać rozkaz powrotu z podprogramu
obsługi przerwania (RETI)
63
Kiedy może pojawić się cykl potwierdzenia przyjęcia przerwania niemaskowalnego
Bezwarunkowo po każdym cyklu maszynowym rozkazu. NIE.
Po każdym cyklu maszynowym w rozkazie, jeśli IEE1 i IEE2 = 1. NIE.
Po ostatnim cyklu maszynowym w rozkazie, jeżeli /BUSRQ jest aktywny. NIE.
Po pierwszym cyklu maszynowym w rozkazu EI jeżeli znajduje się na końcu procedury obsługi przerwania. NIE
Po ostatnim cyklu maszynowym w rozkazie, jeżeli spełniony jest tylko warunek IFF1=1 IFF2=1. NIE.
64
Czy układ Z80 – DMA ma możliwość pracy w trybie przesyłu pamięć – pamięć?
Tak.
65
Czy cykl maszynowy M1 występuje zawsze tylko w pierwszym cyklu rozkazu Z80
Tak (/M1 Wyjście
sygnalizujące wykonywanie pierwszego cyklu maszynowego (M1), w którym procesor
pobiera rozkaz z pamięci, dekoduje go i inicjuje jego wykonanie)
Jako potwierdzenie przyjęcia przerwania generowany jest “specjalny” stan M1, gdzie zamiast /MEMRQ jest
/IORQ
66
Z jakimi pamięciami dynamicznymi może bezpośrednio współpracować Z80
Żadnymi, wymaga układu, który będzie generować RAS/CAS itd.
67
Czy procesor Z80 może współpracować z każdym typem pamięci dynamicznych? Jeśli tak, to
z jakimi?
Tak, jeśli zapewni się zewnętrzny układ odświeżania. W szczególnym przypadku układ odświeżania nie jest potrzebny, jeżeli pamięć jest o organizacji w której jest 7
wierszy (z tego co pamiętam Paduch raz wspomniał na ćwiczeniach o pamięciach 64kB o organizacji 7x9).
68
Kiedy może pojawić się cykl potwierdzenia bezpośredniego dostępu do magistrali w Z80
(BUSACK)?
Po ostatnim cyklu maszynowym w rozkazie. TAK
Po każdym cyklu maszynowym w rozkazie. TAK.
Tylko wtedy, jeżeli nie było zgłoszenia przerwania niemaskowalnego. NIE.
69
Czy układ 8237 może współpracować z procesorem Z80?
Tak.
70
Czy cykl maszynowy M1 może występować też w drugim cyklu rozkazu Z80
Nie. (/M1 Wyjście
sygnalizujące wykonywanie pierwszego cyklu maszynowego (M1), w którym procesor
pobiera rozkaz z pamięci, dekoduje go i inicjuje jego wykonanie)
71
Czy mikrokomputer 8051 zawiera układ zliczający impulsy zegarowe
Tak, ma dwa timery 16bitowe
(choć mogą działać także w trybach 8i
13bitowych).
72
Czy Z80C może bezpośrednio współpracować z układem 8255 z wykorzystaniem przerwań
Tak.
73
Który z sygnałów sterujących w procesorze Z80 przerywających działanie programu
głównego ma najwyższy priorytet?
RESET
74
Wymień cykle maszynowe procesora Z80:
● Cykl pobrania i dekodowania kodu operacji (cykl M1)
● Cykl odczytu z pamięci
● Cykl zapisu do pamięci
● Cykl odczytu z układu wejścia/wyjścia
● Cykl zapisu do układu wejścia/wyjścia
● Cykl przyjęcia żądania dostępu do magistrali
● Cykl przyjęcia przerwania maskowalnego
● Cykl przyjęcia przerwania niemaskowalnego
● Cykl zatrzymania (po wykonaniu rozkazu HALT)
● Cykl wznowienia (wyjście ze stanu HALT)
● Cykl zerowania (sygnałem RESET)
75
Który z mikrokontrolerów / mikroprocesorów posiada układ zliczający impulsy zegarowe? Do
wyboru: 8051, 8052, AVRATMEGA 128.
Wszystkie, AVR też.
76
Czy układ 8237 ma możliwość pracy w trybie kaskadowym
Tak
77
Jaki powinien być maksymalny czas dostępu do pamięci RAM, aby mogły z pełną szybkością
z Z80
10 Mhz
Ma być mniejszy niż 2 T, czyli 0,2 us.
78
Jaki powinien być maksymalny czas dostępu do pamięci ROM, aby mogły z pełną szybkością
z Z80
10 Mhz
Ma być mniejszy niż 1,5 T, czyli 0,15 us.
79
Jaki powinien być maksymalny czas dostępu urządzeń zewnętrznych, aby mogły z pełną
szybkością z Z80
10 Mhz
Ma być mniejszy niż 2,5 T, czyli 0,25 us.
80
Czy Z80
może bezpośrednio współpracować z każdym typem pamięci dynamicznych o
pojemności 32kB/64kB
RAS i CAS generujemy sobie sami, więc nie. Poza tym, jeżeli pamięć ma organizację z inną liczbą wierszy niż
7, konieczne będzie zapewnienie zewnętrznego układu odświeżania
81
Czy standardowo układ 8237A ma możliwość przesyłania danych 32bitowych
```
Tak, dla wszystkich typów przesyłów. NIE
Tak, ale pomiędzy urządzeniami zewnętrznymi 32bitowymi
i pamięcią 32bitową.
NIE.
Nie, bo to układ 8bitowy.
TAK
```
82
Czy standardowo układ 8237A ma możliwość przesyłania danych 16bitowych
```
Tak, dla wszystkich typów przesyłów. NIE
Tak, ale pomiędzy urządzeniami zewnętrznymi 32bitowymi
i pamięcią 32bitową.
NIE.
Nie, bo to układ 8bitowy.
TAK
```
83
Jaka jest maksymalna wielkość pamięci danych, którą można dołączyć do procesora AVR
Atmega 128?
Atmegą 128 można zaadresować 64 KB zewnętrznej pamięci RAM, czyli można jej podłączyć teoretycznie
bardzo dużo, zależy jak sprytnie ją sobie będziemy stronicować (nie ma ograniczenia co do liczby rejestrów
stron, więc można by powiedzieć, że nieskończoność). Trzeba pamiętać, że nie wszystkie AVRy mają możliwość podłączenia zewnętrznej pamięci.
84
Ilu bitowy jest adres odświeżania w Z80?
7bitowy. Rejestr odświeżania jest 8bitowy,
jednak tylko młodsze 7 bitów jest automatycznie inkrementowane.
Najstarszy bit, jeśli jest potrzebny, może być obsługiwany programowo
85
Jak uzyskać odpowiednik sygnału RFSH w 8052 i AVR
8052 PSEN
albo ALE
AVR ALE
86
Co to jest zmodyfikowana architektura Harvard
Magistrale pamięci rozkazów i danych są połączone, ale bloki te występują pod różnymi zakresami adresów.
Taka architektura występuje np. w 8052.
87
Jakie rejestry są związane z każdym wejściem w AVR?
```
PORTx wyjściowy
PINx wejściowy,
z niego czytamy
DDRx każdy
bit ustawia odpowiedni pin portu na wejście lub wyjście
x = A, B, C.. itd.000
```
88
Jaka jest minimalna częstotliwość zegara dla 8052 a jaka dla AVR? (dla AVR uzasadnij)
```
8052 116MHz
dynamiczny,
wymaga odświeżania
AVR 0Hz
ma
budowę statyczną, zegar można podawać nawet "z palca"
```
89
Kiedy testowane są wejścia BUSREQ, NMI i INT?
NMI i INT są pod koniec realizacji cyklu wykonywania rozkazu (zbocze narastające ostatniego taktu ostatniego
cyklu), ale BUSREQ jest testowany pod koniec każdego cyklu (nie tylko rozkazowego) jeśli
jest wtedy
aktywny, to wykonywanie rozkazu zostaje zawieszone.
90
Czym grozi zbyt długi czas trwania trybu dostępu do pamięci?
Wyparowaniem danych z pamięci dynamicznej.
91
Ile można maksymalnie dołączyć do procesora AVR ATMEGA128 zewnętrznej pamięci
ROM -> wcale
| RAM ->64kB
92
Ile można maksymalnie dołączyć do procesora rodziny 8052 zewnętrznej pamięci?
ROM -> 64kB
| RAM -> 64kB
93
Czym różni się komórka pamięci statycznej od komórki pamięci dynamicznej?
Pamięć dynamiczna wymaga odświeżania, statyczna nie. Statyczna ma budowę przerzutnikową a
dynamiczna zbudowana jest z tranzystora i kondensatora. Pamięć dynamiczną trzeba odświeżać, ponieważ
kondensator ulega rozładowaniu poprzez nieidealny izolator.
94
Wymienić i porównać tryby pracy mikroprocesora 80386.(dla 80486 wydaje mi się ze
jest tak samo-w notatkach notatkach wykładu
- Tryb adresowania rzeczywistego
- Tryb adresowania wirtualnego
- Tryb adresowania wirtualnego -86
Tryb adr. rzeczywistego jest kompatybilny z 8086 i 80286. Moze on adresowac do
1MB+64kB pamieci. 2gi z trybów ma mozliwosc adresowania do 64TB pamieci wirtualnej
dla zadania. Tryb adresowania wirtualnego ma wiele mozliwosci ułatwiajacych
konstruowanie systemów wielodostepnych i wielozadaniowych. Jednak nie jest on
kompatybilny ze starszymi mikroprocesorami. Z tego tez wzgledu powstał tryb adresowania
wirtualnego -86, który to łaczy oba poprzednie tryby. Pozwala on na równoległa realizacje
wielu programów uzytkowych przygotowanych dla procesorów 8086/8088, przy czym kazdy
z programów ma do dyspozycji 640kB pamieci operacyjnej. Jako procesor wirtualny, element
80386 zawiera jak gdyby wiele procesorów 8086, które moga pracowac niezaleznie
95
Omówić współpracę mikroprocesora 80386 z koprocesorem arytmetycznym 80387
Procesor we-wy oraz koprocesor sa podłaczone do procesora poprzez sygnały RQ/GT0 i
RQ/GT1. Sa to dwukierunkowe linie zadania dostepu do magistrali i potwierdzenie
przyznania magistrali innym modułom nadrzednym (tj. koprocesor lub procesor we-wy).
Linia RQ/GT0 ma wyzszy priorytet od linii RQ/GT1. Koprocesor dodatkowo połaczony jest z
procesorem przez wykorzystanie sygnałów QS1, QS0 oraz BUSY. Sygnał BUSY=1
połaczony z wejsciem TEST procesora powoduje – jesli w programie napotkana jest
instrukcja WAIT – przejscie procesora w stan bezczynnosci, az do przyjscia opadajacego
zbocza sygnału. Sygnały QS1 i QS0 okreslaja rodzaj operacji wykonywanej na kolejce
rozkazów
96
Omówi kaskadowe łączenie układów 8259
Kaskadowy bufor / komparator – jest stosowany w przypadku kaskadowego połaczenia wielu
układów 8259 do obsługi wiecej niz 8 liczby zgłoszen przerwan. Jeden z układów jest zawsze
nadrzedny (master) a pozostałe sa układami podrzednymi (slave).
Posiada on nastepujace wyprowadzenia:
CAS0 ... CAS2 (Cascade Lines) sa one wyjsciami jezeli układ jest nadrzedny, a wejsciami
jezeli jest podrzedny. Jako element nadrzedny wyprowadza on bity (trzy) elementu
podporzadkowanego zgłaszajacego przerwanie na wyjscia CAS0 ...CAS2 wszystkich
elementów podporzadkowanych. Ten sposród elementów podporzadkowanych, który
rozpozna swoje bity identyfikacyjne, wysyła w odpowiedzi rozkaz skoku do podprogramu
obsługi przerwania.
SP (Slave Program ) – wejscie:
SP = 1 – układ jest nadrzedny
SP = 0 – układ jest podporzadkowany
